La simulation VHDL / Verilog / SystemC / SystemVerilog à un rapport
Prix / Performance inégalable (Unix, Linux, Windows)

documentation complète (anglais)
 

Le nouveau simulateur Riviera dispose d'une coeur de simulation (Kernel) unique (pour VHDL, Verilog, Edif, SystemVerilog / DPI, SystemC 2.2 + Assertions OVA, PSL, SVA, VTL) autorisant des performances de simulation maximales, adaptées à la simulation des systèmes ASIC, SoC et gros FPGA. Il propose de nombreuses fonctionnalités intégrées et performantes pour la vérification de couverture de faute / code / expressions, le debug rapide (advanced data flow), et également l'accélération RTL matérielle sur carte de prototypage grâce à la technologie optionnelle d'aide à la certification DO-254.

Un noyau de simulation commun pour un maximum de performance

La dernière version de Riviera, 2011.02, apporte un nouveau noyau de simulation mixte avec le support 64 Bits natif, des performances en compilation et simulation encore meilleures (+50% en VHDL !), la possibilité de sauver et restaurer les simulations, un support complet de verilog 2001, SystemVerilog, VHDL 2008, OVM/UVM, Assertions PSL,  et des fonctionnalités de code coverage incluant le fameux Expression/Condition Coverage (couverture des expressions HDL), Lint et de waveforms améliorées. Vous bénéficiez également d'une toute nouvelle Interface graphique !
Essayez-le !

Riviera est fourni systématiquement et sans surcoût en licence flottante multi plateforme avec :

• un "Design Browser" qui permet d'orchestrer (visualisation, déplacements, copie, collage...) le projet (librairies, sources, macros, waves, profiler, résultats de couverture...) et saisir l'information dans l'éditeur texte intégré

• Des outils de debug (analyse post simulation, analyse pas-à-pas, points d'arrêts, monitoring et commande in-situ des variables et signaux du Design...) avec le nouveau Waveform Viewer
  

 

• La nouvelle fenêtre "Advanced DataFlow" pour suivre les Drivers et Readers de chaque signal, l'activité des Processes, la structure hiérarchique dynamique de connectivité du Design etc...
  

• des outils d'analyse de couverture de code capables de fusionner les résultats de N simulations
  

• Un Code Profiler qui permet d'analyser l'activité et l'utilisation des ressources au sein de votre design, afin d'optimiser les temps de simulation et éventuellement migrer les parties critiques du Design sur les cartes d'accélération Riviera-IPT.
   

• Un "signal agent", mécanisme qui permet de lire et commander les signaux dans la hiérarchie d'un design sans router sur les interfaces
   

• Un mode Server Farm qui autorise l'exécution en réseau de simulateurs afin de distribuer les tâches de simulation sur différentes machines, ce qui augmente fortement la vitesse résultante de simulation.
   

• Une interface Swift (SmartModel - Synopsys) étendue est également disponible.
   

• Une fenêtre de visualisation spécifique pour les mémoires, en simulation :