Présentation du produit Active-HDL - Simulateur Vhdl et Verilog pour FPGA
VERSION 8.2
Active-HDL, solution logicielle intégrale sous Windows
pour la
conception, simulation et vérification avancée des
FPGA et prototypes / Asic
Les principales valeurs ajoutées
d'Active-HDL
- Conception graphique et texte facilitant
l'entrée de l'information, dans un
environnement simple à prendre en main
- Debug du Projet simplifié
et accéléré avec le
simulateur de très haute performance VHDL/Verilog, fonctionnant en mode
interactif et supportant les Assertions et la couverture fonctionnelle (SVA,
PSL et OVA)
- Réutilisation aisée grâce
à la vue graphique et à la possibilité de convertir un code HDL existant en
graphique
- Développement parallèle du
Design et de la
documentation sans dupliquer le travail
- Solution unifiée multi-fondeurs
ouverte à toute technologie FPGA : Intégration complète du
flot de la conception avant RTL jusqu'à la programmation du FPGA (Actel®,
Altera®, Lattice®, Xilinx®...) - en toute indépendance du
fondeur.
- Augmentation du niveau d'abstraction
permettant de se dégager de la plupart des étapes improductives liées à
l'apprentissage et la manipulation des langages HDL (VHDL ou Verilog) et C
SystemC
Entrée Graphique
Avec Active-HDL 8.2, vous pouvez gérer votre
projet au travers d'un navigateur intégré et saisir les données sous différentes
formes, textuelles (code VHDL, Verilog, EDIF,
SYSTEM C / SystemVerilog) et/ou graphiques (schéma logique,
machine à états, chronogrammes,...). Vous avez également la possibilité
d'importer de nombreux différents type de projets existants (ViewDraw, Foundation, modelsim, schémas EDIF, code VHDL ou Verilog existant...) et de les
re-traduire en graphique. Le simulateur intégré, qui est aujourd'hui le simulateur HDL
mixte le plus rapide du marché, permet d'exécuter la simulation directement dans
les éditeurs utilisés (et ceci de manière interactive) pour faciliter la
validation.
Le navigateur de Projet Grâce
au navigateur de projet, l'ingénieur système peut se promener dans la
hiérarchie dès le
début de la conception. Les évolutions deviennent visibles au fur et à mesure des
modifications du code source. La vue hiérarchique permet de se situer en
permanence dans le projet.
Vous pouvez également gérer plusieurs projets en même temps, optimiser
les ordres de compilation, et
gérer les bibliothèques |
L'éditeur schématique Les parties structurelles du Design
peuvent être décrites avec l'éditeur schématique. Les avantages de
l'entrée
graphique sur la description textuelle sont évidents dans ce contexte,
évitant au Designer la lourde tache de l'interconnexion des composants. Les
"process" VHDL et les blocks "always" Verilog peuvent être
placés directement dans un block graphique,
comme s'il s'agissait d'une instance de composant réelle. Il est possible
avec Active-HDL de récupérer directement les schémas développés avec des
outils historiques tels que VIEWDRAW (VIEWLOGIC) ou Xilinx
Foundation, ainsi qu'Active-CAD. Ces interfaces ont été fortement améliorées avec la nouvelle
version 8.2. |
L'éditeur de machine à états Vous décrivez en une seule et même étape les aspects
fonctionnels de votre contrôleur, le ciblage sur une technologie
particulière est ensuite paramétrable. Les états hiérarchiques permettent
d'enfouir un sous niveau d'états. Une fois saisie, la machine d'états
devient interactive durant les sessions de simulation.Le code généré est entièrement contrôlable (Case ou If, sorties Flip/Flop ou asynchrones, etc...) |
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Le Convertisseur Code HDL => Graphique Le module HDL2Graphics permet au Designer de changer sa méthode d'entrée de l'information et de visualiser graphiquement des unités décrites textuellement ou récupérées de projets antécédents. Il est ainsi possible de récupérer tout type de code VHDL ou Verilog, ainsi que tout type de Netlist EDIF, et de recréer un diagramme graphique, comme une FSM ! |
L'éditeur de texte Il s'agit d'un éditeur spécial qui
reconnaît spécifiquement les
langages HDL et C (VHDL, Verilog, C,
SystemC,
Handle-C Celoxica). Il est étroitement intégré avec
le compilateur et le simulateur afin de permettre une vérification optimale.
Vous disposez également d'assistants qui vous aident durant l'écriture du
code (remplissage automatique des structures HDL) |
Le générateur de blocs IP
(avec protection IP du code source)Il s'agit d'un générateur de modèles synthétisables (VHDL ou Verilog) qui vous permet de créer automatiquement à
partir de simples spécifications graphiques et tabulaires un large éventail
de blocs de propriété intellectuelle (de la simple bascule aux modèles les
plus complexes - périphériques PCI, RAM, ROM, lien Série-Parallèle...).
Permet d'accélérer fortement le temps de développement de vos Designs en
vous donnant accès à toute une bibliothèque de modèles configurables dont la
génération du code HDL se fait en quelques clicks de souris. |
Simulateur HDL / EDIF / C haute performance et
Outils de Simulation interactive associés
Avec Active-HDL, La saisie de l'information et la simulation ne font qu'un. Vous pouvez ainsi directement simuler de manière interactive (en posant des points d'arrêt sur les descriptions graphiques et textuelles) en pas-à-pas pour corriger votre Design plus facilement.
Le simulateur intégré, qui supporte les normes VHDL, Verilog et EDIF, C++ se révèle d'une puissance phénoménale. Il vous permettra de minimiser les temps de simulation de manière optimale, en particulier pour la simulation TIMING.
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Génération automatique d'un TestBench à partir d'une
machine à états L'utilisateur peut automatiquement générer 3 stratégies de vérification à partir d'une machine à états. |
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Génération automatique des TestBench à partir de
Waveforms Cette opération se réalise au travers d'un Wizard (Assistant) . Vous pouvez également utiliser les stimulateurs ou dessiner directements vos stimulis dans le chronogramme, puis ensuite retraduire en VHDL ou Verilog !!! |
Couverture de code avancée Permet d'identifier les sections d'un
Design qui n'ont pas été exécutées par le TestBench. On peut ainsi
éviter de passer à l'étape de synthèse sans avoir identifié précisément le
comportement du Design dans tous ses états. La couverture de code supporte
maintenant le
Toggle Coverage (commutation des registres) et le Branch
Coverage. |
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L'éditeur de Waveform Active-HDL contient de nombreuses nouveautés pour faciliter l'analyse des signaux après simulation (Synchronisation des Waveforms, renommage virtuel des Bus, affichage en mode analogique...), et pour éditer les signaux en Live ! |
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La comparaison des Waveforms Permet une comparaison côte-à-côte en illuminant les différences. La présentation ci-contre illustre bien la puissance du comparateur. |
La Covérification HardWare/SoftWare avec Cover Permet une cosimulation et un co-debug d'un système FPGA qui peut embarquer une coeur de processeur (NIOS, MicroBlaze, ARM, PowerPC), du logiciel embarqué et des périphériques Hardware. Cette nouvelle approche révolutionnaire permet de valider un FPGA complexe embarquant un ou plusieurs coeur de processeur, tout en préservant la facilité d'utilisation des outils de Debug Software et Hardware qui se retrouvent interconnectés et synchronisés grâce à l'option Cover d'Active-HDL. |
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L'analyse Post-Simulation
et l'interactivité Les taches de simulation intensives peuvent être exécutées lorsque le Designer n'utilise pas l'interface graphique, tout en stockant l'intégralité de l'historique des signaux. L'analyse post-simulation permet ensuite de déboguer ultérieurement et efficacement. Vous pouvez à volonté rejouer la simulation en temps réel ! Il vous est aussi possible de visualiser les évolutions des données mémoires ! |
L'Advanced DataFlow
et
X-TRACE Cette nouvelle fenêtre permet
d'accélérer grandement la validation du Design et la correction des erreurs
en simulation. Elle
permet de visualiser en permanence, sous une forme graphique hiérarchique,
les commandes (drivers) d'un signal particulier, ou les éléments qui lisent
(readers) un signal donné, afin de facilement suivre un phénomène en
simulation, ou identifier un conflit causé par la présence de plusieurs
drivers non compatibles à un temps donné (traçage des signaux 'X' en cours
de simulation)
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| Le Signal Agent Cette nouvelle fonctionnalité permet de contrôler ou lire à distance tout signal dans la hiérarchie d'un Design. Vous pouvez ainsi dans un block TestBench (souvent au niveau supérieur du Design à simuler) lire ou commander tout signal situé dans n'importe quel sous niveau de la hiérarchie du Design. |
| L'interface
Simulink
et
MatLab La nouvelle interface Simulink permet de récupérer des modèles Active-HDL dans l'environnement de MatLab Simulink. Elle permet un debug avancé des systèmes complexes. |
Les Packs et Interfaces
(Synthèse, Place&Route)
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Intégration avec la synthèse et l'implémentation Active-HDL et les outils de synthèse (Synopsys - FPGA Compiler II, Mentor Leonardo, Precision RTL, Synplify, XST, Quartus...) et d'implémentation de font qu'un, vous n'avez ainsi qu'à connaître un seul outil : Active-HDL ! |
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Pack
spécial - Active-HDL avec Synplify®
Nous proposons également un flot complet constitué d'Active-HDL pour l'entrée graphique/texte et la simulation, et Synplify (de Synplicity) pour la synthèse logique. Ce flot intégral vous permet de disposer d'une solution complète qui ne nécessite que l'ajout des outils fondeurs spécifiques pour le placement-routage physique sur la cible.
Cliquez sur l'image pour plus d'informations au
travers d'une démonstration automatique |
L'interface de contrôle de révision Cette
interface permet de stocker les fichiers et les projets dans un base
historique externe. Toutes les évolutions de version en version sont
stockées, ce qui permet de revenir en arrière à tout moment. Le système
permet également de gérer le travail en groupe et l'accès aux différents
fichiers du projet. |
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La gestion de la Documentation Active-HDL autorise la génération automatique de documents complets en PDF ou HTML ! |
